先建立直觉，再进入工程细节
这一页不只给定义，而是按小白能跟上的顺序拆开：先用类比建立画面，再看真实工程怎么用，最后通过实验、误区和检查问题把知识固定下来。
入门解释
可以把触发器理解成一个能记住 0 或 1 的小盒子，时钟到来时决定是否更新。
标准解释
常见的有 D 触发器、JK 触发器等。在同步数字系统中，D 触发器最常见。
进阶解释
边沿触发机制、亚稳态恢复时间和时钟树质量，会显著影响大规模时序设计可靠性。
生活类比
触发器可以理解成一个能记住 0 或 1 的小格子。时钟边沿到来时，它把输入保存下来；下一次时钟到来前，它会保持这个值不变。
工程中怎么看
真实触发器受建立时间、保持时间、时钟偏斜和亚稳态影响。做 FPGA、CPU 或高速数字板时，触发器之间的组合逻辑延迟必须小于一个时钟周期扣掉安全余量。
它在系统里负责什么
触发器是寄存器、计数器、状态机和流水线寄存的基础。只要数字系统需要记忆、同步和阶段划分，就会出现大量触发器。
关键知识点
- · 1 bit 存储
- · D 触发器
- · 边沿触发
- · 亚稳态
典型应用
- · 寄存器
- · 计数器
- · 流水线寄存
- · 状态保持
用 D 触发器做一个 1 bit 记忆单元
观察 D、CLK、Q 三个信号，理解时钟边沿才更新输出。
把 D 接到按键或开关，CLK 接到单步脉冲，观察 Q 如何保存输入。
加入复位信号，验证复位后 Q 进入确定状态。
把 Q 反接回 D，做一个每个时钟翻转一次的 T 型效果。
用两个触发器串联同步一个异步按键，观察毛刺和亚稳态风险如何降低。
常见误区
把锁存器和边沿触发器混为一谈。
忽略异步输入同步，导致偶发状态错误。
复位极性接错，让系统一直无法运行。
只看逻辑功能，不看时序约束和时钟频率。
Typical Circuit
D 触发器采样时序
在时钟边沿保存 1 bit 数据
D 触发器在时钟有效边沿采样 D，并把结果送到 Q。边沿前后需要满足建立时间和保持时间，否则 Q 可能进入亚稳态或采样错误。
波形怎么看：D 不需要一直稳定，但必须在采样边沿附近稳定。图中的 setup/hold 窗口提醒新手：数字电路不是只看 0/1，还要看 0/1 在什么时候到达。
参考画法：D-type flip-flop timing diagram。页面中的 SVG 为本站重新绘制，用于教学说明。
典型应用电路
SCHEMATIC关键波形 / 时序
WAVEFORM读完要能回答
CHECK 01
D 触发器为什么只在时钟边沿采样？
CHECK 02
锁存器和触发器有什么区别？
CHECK 03
建立时间和保持时间为什么会限制频率？
CHECK 04
为什么跨时钟域信号需要同步？
术语拆解
D 输入
触发器在有效时钟边沿采样并保存的数据输入。
Q 输出
触发器当前保存的值。
复位
把触发器强制拉回已知状态的控制信号。
时钟偏斜
同一个时钟到达不同触发器的时间差。
和下一个节点的关系
多个触发器并排放在一起，就形成寄存器。寄存器让 CPU 能同时保存多位数据、地址和中间结果。